出版社別 | 丸善出版
商品コード：
9784621082089
半導体デバイスシリーズ1 集積ナノデバイス
販売価格(税込)：
5,280
円
ポイント：
52
Pt
平本 俊郎 編著/内田 建,杉井 信之,竹内 潔 著
A5判 244頁
2009/12/1
丸善出版 刊行
目次
シリーズ刊行にあたって
「半導体デバイスシリーズ」編集委員会
まえがき
執筆者一覧
1 序論
1.1 スケーリング則とムーアの法則
1.2 集積ナノデバイスの諸問題
1.3 本書の構成
文献
2 MOSトランジスタの基礎
2.1 MOS トランジスタの構造と動作
2.1.1 MOS トランジスタの構造
2.1.2 MOS トランジスタ動作の定性的説明
2.2 MOS トランジスタの1 次近似モデル
2.3 MOS 容量(電荷密度と表面電位の関係)
2.3.1 フラットバンド
2.3.2 空乏電荷
2.3.3 少数キャリア
2.4 pn 接合付きMOS 容量の少数キャリア
2.5 長チャネルトランジスタ
2.5.1 MOS トランジスタと電位
2.5.2 チャージシートモデル
2.5.3 表面電位
2.5.4 相互コンダクタンス
2.5.5 サブスレッショルド電流
2.5.6 基板バイアス効果
2.5.7 移動度と速度
2.6 スケーリング則
2.7 短チャネルトランジスタ
2.7.1 チャージシェアモデル
2.7.2 擬2 次元モデル
2.8 MOS トランジスタにおける量子効果
2.8.1 界面量子化
2.8.2 サブバンド構造
2.8.3 反転層容量
2.8.4 バリスティック輸送
2.9 まとめ
文献
3 微細トランジスタの性能向上
3.1 極薄膜Si や3 次元構造Si による新構造トランジスタ
3.1.1 FDSOI や3 次元構造トランジスタのしきい値電圧と最小チャネル長
3.1.2 新構造トランジスタのしきい値電圧解析式
3.1.3 サブスレッショルド特性
3.1.4 新構造トランジスタの最小チャネル長
3.1.5 Si 膜厚変動のしきい値電圧への影響
3.1.6 Si 膜厚が薄い場合の影響
3.1.7 FDSOI やダブルゲート構造の設計
3.1.8 素子の耐圧について
3.1.9 素子の作製プロセス
3.2 移動度向上技術(ひずみSi,新チャネル材料)
3.2.1 ひずみSi 技術導入の背景と研究の歴史
3.2.2 ひずみSi 技術の分類とそのプロセス
3.2.3 ひずみによる移動度向上の機構
3.2.4 移動度のひずみ量依存性
3.2.5 移動度と結晶面方位,チャネル方向の関係
3.2.6 新チャネル材料
3.2.7 Ge チャネルトランジスタ
◆コラム1◆ 3 次元構造トランジスタの分類
◆コラム2◆ インテルのひずみSi 技術について
文献
4 微細化・集積化にともなう諸問題
4.1 スケーリングによる微細化とその課題
4.1.1 スケーリングによる微細化の実現
4.1.2 微細化の性能への影響
4.1.3 微細化実現のための課題
4.2 微細MOSFET の信頼性
4.2.1 ホットキャリア効果
4.2.2 ホットキャリア効果のバイアス・温度依存性
4.2.3 ホットキャリア効果の劣化予測
4.2.4 NBTI
4.2.5 NBTI のモデル1:反応・拡散モデル
4.2.6 NBTI のモデル2:複合モデル
4.2.7 TDDB
4.2.8 TDDB の統計性
4.2.9 TDDB の寿命推定
4.3 ソフトエラー
4.3.1 ソフトエラーとは
4.3.2 微細化がソフトエラーに及ぼす影響
4.3.3 ソフトエラーの評価手法
4.4 微細トランジスタのばらつき
4.4.1 ばらつきの分類
4.4.2 不純物ばらつき
4.4.3 不純物ばらつきのモデル
4.4.4 ランダムばらつきの規格化
4.4.5 ランダムばらつきの回路への影響
4.4.6 ばらつきの対策
4.4.7 ばらつき対応設計
文献
5 将来展望
5.1 将来に向けての技術動向
5.1.1 More Moore
5.1.2 More Than Moore
5.1.3 Beyond CMOS
5.2 集積ナノデバイスマップ
5.3 将来の集積ナノデバイス候補
5.3.1 More Moore に属する新デバイス
5.3.2 Beyond CMOS に属するデバイス候補
5.4 集積ナノデバイスのビジョンマップ
文献
索引
奥付
